１章 高度コンピューティング関連技術

１．１ 高速化と高信頼化

高度コンピューティングの実現において、計算機システムの高速化と高信頼化は欠かせない。本節では、高速化と高信頼化の動向に関する調査結果を報告する。本節は２部により構成される。１．１．１節において「高速化と高信頼化に関する研究動向」を、１．１．２節において「商用プロセッサにおける高速化／高信頼化技術の動向」をまとめる。

１．１．１ 高速化と高信頼化に関する研究動向

１．１．１．１　概要

（１）半導体技術とアーキテクチャの進歩を両軸として、計算機システムの高速化が達成されてきた。米国半導体工業会の技術予測によると２００６年には１０億トランジスタを集積したプロセッサの実現が見込まれている。これは、現在利用されている数千万トランジスタのチップと比較して数十倍の規模のチップが実現可能となることを意味している。将来の計算機システムを考える上で、これら大規模なハードウェアをどのように利用するかという議論を避けるわけにはいかない。多数のＣＰＵをチップ上に集積するチップマルチプロセッサや、画像コントローラやＩ／Ｏコントローラなどをチップ上に集積するシステムオンチップが現実的な選択肢の一つとなっている。また、大規模ハードウェアにおけるメモリ利用の再検討や、従来は実現が困難だった新しいアーキテクチャが提案され、その可能性が議論されている。

（２）アーキテクチャにはハードウェア的な側面とソフトウェア的な側面が含まれるが、これらの境界線が曖昧になっている点にも注目する必要がある。プロセッサを例に考えると、従来の設計では、ハードウェアとソフトウェアの間のインタフェースとしての命令セットアーキテクチャ（ＩＳＡ）を定義することで、ソフトウェアとハードウェアの独立性を高め、設計の複雑さを緩和してきた。しかし、近年のシステムでは、ソフトウェアが積極的にハードウェアを制御する技術、あるいは、動的に命令列を変換するバイナリトランスレーションの技術が実用化され、ハードウェアとソフトウェアが密接に連携しあって性能を稼ぐというアプローチが注目されている。従来は、命令セットの互換性にみられるような過去の遺産との連続性が計算機システムの開発における重要な条件となっていたが、これら新しい技術の出現により自由度の高い設計が可能となりつつある。ソフトウェアにより制御するデータキャッシュの提案や、頻繁に実行される命令列を動的に検出しソフトウェアにより最適化を施す手法などが検討されており、ハードウェアとソフトウェアの境界線が曖昧になることで、設計の自由度が向上しているともいえる。ハードウェアの大規模化に加えて、設計の自由度の増大は、今後、多くの新しいアーキテクチャを生み出していくと考えられる。

（３）アプリケーションに関して注目すべき動向として、画像操作(圧縮伸張、合成、認識など)に代表されるメディア処理への期待の高まりが挙げられる。２０００年に発売されたプレイステーション２用のプロセッサEmotion Engineは、ＲＩＳＣコアの他に２つのベクトルプロセッサを集積し、その高いメディア処理能力で注目を浴びている。汎用のＰＣにおいても数百ＭＢのメモリ、数十ＧＢのハードディスクの利用が一般的になるとともに、これらの容量は飛躍的な向上を続けている。このような中、高画質の動画を実時間で圧縮してディスク上に保存し、編集するといった用途が広がりつつある。メディア処理においては膨大なデータとそれに対する演算が必要となり、特に大規模な画像を実時間で扱うためには１００台規模の演算器による並列処理が必須になる。現在でもメディアプロセッサなどは、ＶＬＩＷ方式により静的に命令レベルの並列性を抽出し、ハードウェア資源を演算器の並列化に投資することで高並列処理の実現を指向している。プロセス技術の進歩を考えると、近い将来には、オンチップ上に１０００個程度の３２ビットＡＬＵの実装が可能となる。メディア処理のアーキテクチャも大きく変化していくと考えられる。

（４）グランド・チャレンジと呼ばれる大規模アプリケーションを筆頭として、物理，化学，物質科学，生物学，天文学，地球科学を含む科学計算や、石油（給水所モデリング），自動車（衝突のシミュレーション，風圧解析，燃焼効率），航空学（気流解析，エンジン効率，構造メカニズム），薬学（分子モデリング）などの工学アプリケーションにおいて、並列計算機システムの高い計算能力が必須となっている。現在にいたるまで、半導体技術の進歩によるプロセッサ単体性能の向上と、それらを複数結合したマルチプロセッサ技術により計算機システムの演算処理能力は飛躍的に向上してきた。これまでの多くの商用マルチプロセッサの計算機では、バス結合を基本としたＳＭＰ（Symmetric Multiple Processor）方式が採用されてきた。しかしながら、ＳＭＰ方式には１６を超えるプロセッサ数や２００ＭＨｚ級の外部バス結合の実現が難しいという問題点があり、これ以上の大幅な性能向上は限界にさしかかっている。ＳＭＰ方式を超える大規模プロセッサ結合方式として有望視されている方式のひとつが、分散配置されたメモリによりシステムを構成するＣＣ−ＮＵＭＡ(Cache-Coherent Non-Uniform Memory Access)方式である。ＣＣ−ＮＵＭＡ方式の計算機は、グラフィックスなどの特定分野をターゲットとして商品化されているが、より広いアプリケーションを対象とした大規模システムの実用化に向けて研究がおこなわれている。

（５）大規模アプリケーションで必要とされる高い計算能力を提供する大規模な並列計算機システムとは異なり、航空機などのチケット予約システムや銀行の残高照会といった、複雑な処理を必要としないが高いスループットを必要とするトランザクション処理への需要も大きい。このような処理においては命令レベルの並列性が少ないことが明らかになっており、命令レベルの並列性を抽出する複雑なプロセッサを利用するよりも、シンプルなプロセッサをチップ上に数多く集積し、スレッドやプロセスのレベルにおいて存在する豊富な並列性を利用するアプローチが有効となる。半導体技術の進歩を考慮すると、複雑な処理を必要としないが高いスループットを要求するシステムにおいては、チップ上に比較的シンプルなＣＰＵを数多く集積するチップマルチプロセッサが魅力的なアプローチのひとつとなっている。

（６）以上の動向は主に計算機システムの高速化を達成するためのものであった。しなしながら、高速化を達成できたとしても、頻繁にエラーが発生する計算機システムに重要な仕事を任せるわけにはいかない。チップや計算機システムの大規模化と複雑化は、部品のレベルやシステムのレベルにおいてエラーが発生する可能性を増加させる。このため、計算機システムの高信頼化を実現する技術が必要とされている。従来から用いられてきた高信頼化技術は、重要なシステムを２重化あるいは３重化する専用システムを構築することでエラーの検出や回復をおこなうというアプローチであった。しかし、プロセッサをはじめとする要素技術が複雑さを増し、専用のチップやシステムを構築するための費用と設計期間が増大しており、このようなアプローチの採用は困難になりつつある。これらの問題を回避するために、専用システムではなく、商用既製品（ＣＯＴＳ）を用いた信頼性向上の試みがおこなわれている。高性能化と高信頼化を両立するシステムの構築が、これからの計算機システムの重要な課題となっている。

以降、高速化と高信頼化に関する研究の動向を詳しくみていくことにする。

１．１．１．２　半導体技術予測

米国半導体工業会(Semiconductor Industry Association: SIA)のロードマップInternational Technology Roadmap for Semiconductors 2000 Update によると、高性能プロセッサにおけるプロセス技術，集積できるトランジスタ数，動作周波数の増加は表1のように予測されている。

表 1 Technology Roadmap for Semiconductors

Year	1999	2001	2003	2005
Process Technology (nm)	180	130	130
Functions per chip (million transistors)	110	220	441	882
On-chip local clock (MHz)		2100	2952	4150

これらの予測の中でも，トランジスタ数の急激な増加には目を見張るものがある．現在に至るまで、ムーアの法則として知られるように3年間で4倍に増加するというペースでトランジスタ数が増加を続けている。増加率はやや鈍くなっているが、２００１年から２００３年までの２年間で約２倍，その後は3年間で２倍というペースの増加が予測されており、２００６年には１０億を超えるトランジスタの集積が可能となると予測されている。このように急激なペースで増加する大規模なハードウェア資源の有効活用が，今後の計算機システムの重要な課題となる．

トランジスタ数の向上と同時に、動作周波数の向上にも注意を払う必要がある。技術予測によると、２００５年には４ＧＨｚを超える動作周波数の実現が見込まれている。先に見たハードウェア量の増加は、そのまま、キャッシュの容量増加や、集積するＡＬＵの数の増加、レジスタファイルの大規模化につながるわけではなく、これら高速動作を前提とした設計が必要となる点を忘れてはならない。このような背景において、ＩＳＣＡ−２０００では高速動作を目的とした部分回路の再検討に関する発表が数件おこなわれている。”Circuits for Wide-Window Superscalar Processor” では、高速動作する１２８エントリの命令ウィンドウの実現方式を検討している。 “Multi-Banked Register File Architecture” では、高速動作を目指して階層化されたレジスタファイルの構成を提案している。このように、階層化やパイプライン化などによる高速動作のための工夫が、チップ内のさまざまな部分で必要になっている。

１．１．１．３ 命令レベルの並列性利用による性能向上

１９７１年に発表されたＩｎｔｅｌ社の４００４の誕生から３０年の間，主に，デバイス技術とアーキテクチャの進歩によりマイクロプロセッサは発展を続けてきた．デバイス技術に関しては３年間でチップに集積するトランジスタ数が４倍になるというペースが続いており、これらの豊富なハードウェア資源を利用してＶＬＩＷ方式，スーパーパイプライン方式、スーパースカラ方式などのプロセッサアーキテクチャが提案され，実用化されている．これらのアーキテクチャは，動作周波数の向上に加えて、サイクル当たりに完了する命令数の向上，言い換えれば，高い命令レベル並列性を抽出することで性能を向上させている．

現在のプロセッサ市場に視点を移すと，スーパースカラ方式が高性能プロセッサアーキテクチャの主流となっている．スーパースカラ方式は，従来のスカラプロセッサとのコード互換性を維持しながら，分岐予測を用いた投機実行やアウトオブオーダ実行といったアーキテクチャの改良により，より高い命令レベルの並列性を抽出することで性能を向上させている．また，２次キャッシュがチップ上に実装されるようになってきており，プロセッサの処理能力に対するデータ供給システムの処理能力不足の問題（メモリウォール）を緩和しており，この点もプロセッサの性能向上に寄与している．

スーパースカラプロセッサは，そのウェイ数を２から４に引き上げるとともに、リオーダバッファのエントリ数を６０程度に増加させることで，利用できる命令レベル並列性を向上させてきた．しかし，これらのパラメタの拡大による性能向上には限界が見え始めており、より高い命令レベル並列性の利用を可能とする新しい技術が必要とされている．高性能スーパースカラプロセッサの設計を難しくしている主な原因には、制御依存関係、データ依存関係、メモリウォールの問題がある。

プロセッサの性能を低下させる一つ目の制約が制御依存関係の存在であり、これまで、分岐予測を用いて問題が緩和されてきた。現在商用化されている高性能プロセッサは例外なく分岐予測を利用しており、その予測精度も年々向上している。これら分岐予測成功率のさらなる向上を目指す研究の必要性に加えて、将来の高い並列性を利用するプロセッサではサイクル当たり複数回の分岐予測の必要性が指摘されている。２０００年のＩＳＣＡでは “Completion Time Multiple Branch Prediction for Enhancing Trace Cache Performance” として、新しい複数分岐予測の手法が提案されている。

プロセッサの性能を低下させる二つ目の制約がデータ依存関係の存在である。例えば、プロセッサのウェイ数を向上させることでサイクル当たり８命令の実行が可能としても、命令間のデータ依存関係によって４命令程度しか並列に実行できないのでは意味がない。このような背景から、データ依存関係による制約の緩和を目指して研究が進められ、多くの命令の演算結果は予測可能であり、予測を用いてデータ依存関係を緩和できる可能性があることが明らかになってきた。この成果は、命令の演算結果を予測することで真のデータ依存関係を切断し、予測されたデータ値を用いて投機的に処理を進めることで命令レベルの並列性を抽出するデータ値予測の提案につながっている。例えば１９９６年のＡＳＰＬＯＳにおける ”Value Locality and Load Value Prediction” や１９９７年のＭＩＣＲＯにおける “Exceeding the Dataflow Limit via Value Prediction” において、データ値に対する局所性やデータ値予測の可能性が検討されており、その後の研究によりデータ値予測による高い性能向上の可能性が指摘されている。３．３節で、「データ値予測を用いたプロセッサ性能の向上手法」というタイトルで、コンパイラの支援により大幅にハードウェア量を削減しつつ高い性能向上を達成するデータ値予測手法を調査した。３．３節の提案手法では、分岐予測をデータ値予測の確信度評価として利用している。この他にも、ＰＡＣＴ−９８ではデータ値予測を利用した分岐予測が提案されている。このように、プロセッサ内でおこなわれている幾つかの予測の情報を組み合わせる形の投機アーキテクチャにより高い予測成功率を達成できる可能性がある。

プロセッサの性能を低下させる三つ目の問題がプロセッサとメモリの性能格差としてのメモリウォールの問題である。現在、プロセッサとメモリの間の性能差は広がる傾向にあり、極端な場合には、キャッシュのミスにより１０００命令に匹敵するレイテンシが発生するといった状況が生じつつある。一方でＡｌｐｈａ２１３６４に見られるようにオンチップのＳＲＡＭキャッシュはメガバイトを超えており、このような巨大なキャッシュの有効利用についての再考が必要となっている。１０億トランジスタという大規模なハードウェア量を想定した場合には、ＤＲＡＭの混載や、データキャッシュの構成も再検討する必要がある。ＩＳＣＡ−２０００では “A Fully Associative Software-Managed Cache Design” として、フルアソシアティブの構成をもち、ソフトウェアにより管理されるキャッシュシステムが提案されている。

視点を変え、アプリケーションの動向としては、画像操作(圧縮伸張、合成、認識など)に代表されるメディア処理への期待の高まりが挙げられる。メディア処理においては、概してその演算量が膨大であり、特に大規模な画像を実時間で扱うためには１００個規模の演算器による並列処理が必須になると考えられる。現在でもメディアプロセッサなどは、ＶＬＩＷ方式により静的に命令レベルの並列性を抽出し、演算器の並列化にハードウェアを投資することで高並列処理の実現を指向している。一方、近年のプロセス技術の進歩を考えると、近い将来にオンチップ上に１０００台程度の３２ビットＡＬＵが実装可能となることは、ほぼ確実であると思われる。ここでオンチップ上に多数の演算器を実装する場合に、大きな問題になると考えられるのが各演算器とレジスタファイルとの間の接続である。すなわち、多数の演算器が一つのレジスタファイルに対して独立にアクセスするためには多数のポートが必要となり、これが面積・遅延・消費電力などの各要素に大きな影響を及ぼす。このレジスタポートのコストは演算器の台数に対して指数的に増大すると考えられるので、現実に多数の演算器を実装するためには、適切なレジスタファイルの構成を考える必要がある。２．３節で「メディア処理を指向したレジスタファイルの構成」というタイトルでメディア処理におけるレジスタファイル構成を調査した。なお、汎用のプロセッサに関しても、サイクル当たりに実行する命令数が増加とプロセッサ内で実行している命令数の増加により、レジスタファイルのポート数や物理レジスタの数が増加しており、レジスタファイルのアクセス時間がプロセッサのクリティカルパスのひとつになっている。ＩＳＣＡ−２０００における ”Multiple-Banked Register File Architecture” では、Ａｌｐｈａ２１２６４の実装にみられるマルチバンク化されたレジスタファイルの構成を推し進めて、階層化されたレジスタファイルが提案されている。

１．１．１．４ スレッドレベル、プロセスレベルの並列性利用による性能向上

アプリケーションの大規模化と複雑化により、計算機システムに対する大規模データの高速処理（ハイスループット、クイックレスポンス）への要求が一層高まっている。半導体技術の進歩によるプロセッサ単体性能の向上（周波数の向上、アーキテクチャの進歩）と、それらを複数結合したマルチプロセッサ技術の進展が両輪となって、計算機システムの演算処理能力は飛躍的に向上してきた。しかしながら、これまで多くの商用マルチプロセッサ計算機がとっていたバス結合を基本としたSMP（Symmetric Multiple Processor）方式では、１６を超えるプロセッサ数や２００MHｚ級の外部バス結合を実現するのは困難であり、これ以上の大幅な性能向上は限界にさしかかっている。SMP方式を超える大規模プロセッサ結合方式として最も有望なのがCC-NUMA(Cache-Coherent Non-Uniform Memory Access)方式である。CC-NUMA方式の計算機は、グラフィックスなどの特定分野をターゲットとして既に商用化され、実績もあるが、性能を十分に発揮させるためにはアーキテキチャや実装面で留意しなければならないポイントがある。４．１節では、「ＣＣ−ＮＵＭＡ技術の基本性能評価」というタイトルでCC-NUMA方式実現における基本構成要素（スイッチ構造、OS など）の違いによる性能へのインパクトを調査した。

大規模な並列計算機システムの目指すハイスループット、クイックレスポンスの用途とは異なり、航空機などのチケット予約システムや銀行の残高照会といった、複雑な処理を必要としないが高いスループットを必要とするトランザクション処理への需要も大きい。このような処理においては命令レベルの並列性が少ないことが明らかになっており、命令レベルの並列性を抽出する複雑なプロセッサを利用するよりも、シンプルなプロセッサをチップ上に数多く集積し、スレッドやプロセスのレベルにおいて存在する豊富な並列性を利用するアプローチが有効となる。半導体技術の進歩を考慮すると、複雑な処理を必要としないが高いスループットを要求するシステムにおいては、チップ上に比較的シンプルなＣＰＵを数多く集積するチップマルチプロセッサが魅力的なアプローチのひとつとなっている。ＩＳＣＡ−２０００においても”Piranha: A Scalable Architecture Based on Single Chip Multiprocessing” という発表があり、低い費用と短い設計期間でシンプルなプロセッサを８つ集積するチップを設計し、トランザクション処理においては、命令レベル並列性を利用する高性能なプロセッサを超える性能を達成したという報告がある。

　スーパースカラプロセッサの場合には、命令ウィンドウのサイズやウェイ数といったハードウェア規模により、抽出できる命令レベル並列性が決まってくる。このため、実行命令の間の動的な距離が遠い場合の並列性を利用することが困難である。一方、マルチスレッドアーキテクチャでは、プログラムカウンタを複数利用できるという性質上、実行する命令間の（動的あるいは静的な）距離が遠い場合であっても、同時に処理することが可能となる。このような場合の並列性に関しては、「１０億トランジスター用プロセッサアーキテクチャ」というタイトルで Universitat Politecnica de Catalunya のマテオ・バレロ教授に講演して頂いた中でわかりやすく整理されている。バレロ教授の公演報告は７．２．２節にまとめてある。

１．１．１．５ 新しい潮流

近年発表されたプロセッサにおいては、斬新なアーキテクチャを採用することで大幅な性能向上を目指す動きも活発化している。トランスメタ社のプロセッサにみられる動的なコード変換技術は、コンパイラが出力する実行コードとプロセッサが実行する命令の間の自由度を高め、プロセッサの視点においては、コード互換性という過去の遺産によるしがらみから開放する手段を提供する。

コンパイラの分野で行われている実行コードの静的最適化は、実際に実行された場合の状況に必ずしも合致せず、全体としてある程度の最適化に留まっているというのが実状となっている。それに対して実行時におこなう動的なコード変換技術は、実際のプログラムの振る舞いに直ちに適応できるという点でメリットが大きい。動的なコード変換技術においては、変換する個所の検出手法が研究課題になっている。３．１章では、「実行時最適化のためのハードウェアプロファイラ」というタイトルで、動的なコード変換の対象としてのホットスポット（プログラム中の頻繁に実行される領域）を検出するためのプロファイル手法を調査した。調査した文献に続く形で、ＩＳＣＡ−２０００において “A Hardware Mechanism for Dynamic Extraction and Relayout of Program Hot Spots” という論文が発表され、ホットスポットを用いた実行コードの最適化に関する検討結果が報告されている。

半導体製造技術の向上によりシリコン上で利用可能なトランジスタ数は増大し続けている。このような状況の下、従来の実装技術では装置として実現されていた機能を全てシリコン上に実装することでインタフェースの量および時間のボトルネックを改善するシステムオンシリコンに向けた取り組みがなされている。これは現在のプロセッサをベースとしたアーキテクチャ研究の延長上にあり、既存の技術を活用できる点で確実性の高い研究の方向である。しかし、プロセッサをベースとするアーキテクチャはメモリバンド幅のボトルネックおよびパイプラインハザードによる並列処理性能の低下といった本質的な課題を抱えておりこれらはシリコン上で利用可能なトランジスタ数の向上のみによって解決されるものではない。これらの問題の解決を目指して、３．４節では「再構成可能ハードウェアとプロセッサ」というタイトルで、ハードウェアとソフトウェアの枠組みを越えた技術となる可能性のある再構成可能ハードウェアの研究について調査した。ＦＰＧＡを用いた再構成可能アーキテクチャは、逐次実行をおこなうプロセッサと空間を利用して並列に処理を実行するカスタムＬＳＩとの間に位置する実現手段を提供するものであり、シリコン上の利用可能なトランジスタを有効に活用するという点で一つの可能性を示している。また、カスタムＬＳＩやゲートアレイに比べて再構成可能ハードウェアでは設計資産（ＩＰ）の再利用が容易であり、このような点からも今後、再構成可能ハードウェアの利用が増大する可能性がある。現状では、再構成可能アーキテクチャが普及しているとはいえないが、期待すべきものである。

これまで述べてきた高速化技術は、"Larger, Wider, More!"を目指す"exploiting technology"であった。しかし、LSI大規模化/高速化技術の発展に伴って、LSI内の配線遅延の問題が、いよいよ大きなものとなってきており、local congestionとglobal delayの問題に対する本質的な解決を迫られてきている。また、LSI大規模化に伴うトランジスタ数の増大、動作周波数の増大、モバイル応用に対する要求などの理由から、プロセッサの消費電力低減の問題が重要となってきている。動作時の平均消費電力の問題もさることながら、アイドル時の最小電力の増大はよりハイピッチであり、より深刻な問題である。この問題を解決する技術が各種提案されているが、漏れ電流の少ない低速トランジスタを積極的に用いることが大切である。さらに、応用プログラムの変化も重要である。ハイパフォーマンスタスクはもはや汎用プロセッサでは実行されなくなってきており、ライブラリベースのＶＬＩＷ方式ないしベクタ方式が良い結果をもたらしている。また、ハイエンドサーバーのアプリケーションは、Ｗｅｂサーバなど、スループット指向となってきている。

このような状況をふまえ、ウィスコンシン州立大学マジソン校のJim Smith教授に新世紀のプロセッサアーキテクチャの姿を講演していただいた。講演の内容は、「命令レベル分散処理：将来のテクノロジへの適応」として７．２．１節にまとめてあるが、「できるかぎり単純に保つ」、「クロック高速化を優先」とした方向性が示されている。

シングルチップ上に１０億トランジスタを集積して高性能プロセッサを構築することが可能となりつつある現在、プロセッサアーキテクチャ構成法のトレンドは大きく変わり、既存設計を最大限利用しつつさらなる性能向上のために複数の支援ハードウェア群を付加していくという方法論に基づいた設計が重要視されてきている。シングルチップ上に高性能プロセッサコアを複数台配置して結合する「チップマルチプロセッサ」が現実的かつ有望な解として考えられ、各所で様々な研究開発が進められている。チップマルチプロセッサの利用法として、従来の共有メモリ型マルチプロセッサシステムの利用法の延長により複数タスクの処理スループットを引き出す利用法が考えられるが、複数のプロセッサをチップ内に集積したことのメリットを最大限利用した、さらなる新たな有効利用法が他にも各種考えられる。３．２節では、「処理性能とフォールトトレランスの両面を改善する投機実行プロセッサ」というタイトルで、チップマルチプロセッサ内の複数のプロセッサを用いて、「単一プログラム実行の高速化」と「高信頼性」の両方を目指す試みを調査した。この研究では、チップマルチプロセッサ上のプロセッサのうち１台を、プログラムを簡略実行させて未来を予測するために用い、ここから得られるデータフローと制御フローに関する未来予測結果をもう１台のプロセッサに与えることによって、このプロセッサ上でのプログラム実行の高速化を促し、同時に、同一のプログラムが２台のプロセッサによって冗長に実行されるという事実を利用して、高信頼性をも得ることを提案している。プログラムの振る舞いの予測は、投機実行技術の根幹、ひいてはプロセッサ高速化技術の根幹をなす重要なテーマであるが、従来の分岐予測器がそうであったように、これまでは、未来の事象を予測するために、事象のなんらかの規則性を利用する手法が主流であった。これに対して、ここで述べられている手法は、事象の単純な規則性の利用ではなく、プログラム実行そのものを小型モデル化し、一種のシミュレーション実行を行なわせることによって未来予測を行っている点が、従来にはない興味深い発想である。

１．１．１．６ 高信頼化技術

高信頼性と高可用性が要求される応用ではフルカスタムによる専用システムが利用されることが一般的であったが、近年、低コストな汎用既製品（ＣＯＴＳ）を用いてフォールトトレラントシステムを実現する動きが活発化している。ＣＯＴＳを用いたフォールトトレランスは、要求される信頼性、可用性の水準によっては十分コストエフェクティブなものになり得ると考えられる。しかし、通常、フォールトトレランスを考慮した設計になっていないＣＯＴＳを単純に適用したのでは、十分な信頼性は達成できず、システムインテグレーションの際にさまざまな信頼性向上策を施す必要がある。

このような背景のなか、５．１節で、「商用既製品を用いたフォールトトレラントバスアーキテクチャ」というタイトルで調査をおこなった。本年度、調査をおこなったＣＯＴＳ利用のフォールトトレランスについては、米国の宇宙産業ではかなり活発な研究活動が行なわれているようである。特に、放送衛星、通信衛星等の民生応用では、コストエフェクティブネスと信頼性の両立が最重要課題のひとつとなっており、業界全体がCOTS利用へシフトしつつあると言われている。調査したバスに関する高信頼性の技術は、プロセッサについても同様の動きがある。宇宙システムに関するあるコンファレンスの報道の中には「軍事用の専用バスやＣＰＵがCompactPCIやPowerPC、X86、TMS320の各プロセッサの後塵を拝していた」といったものもあった。おそらく、この流れは他のフェ−ルトトレラント応用へも拡大していくものと考えられる。